人類患有“過程焦慮症”，但是芯片越小真的越好嗎?

知名芯片研究公司IC Insights做了一個有趣的估算。如果要趕上全球最大的晶圓代工廠TSMC，至少需要5年外加1萬億人民幣。

芯片高級處理的魔力無需贅述。從技術上講，它是手機、平板電腦和計算機等消費電子產品運營的關鍵scan the code for elaborated solutions。2020年，擁有先進加工能力的台積電實現稅後淨利潤5178.85億元。

但有趣的是，並非所有的晶圓廠都趕上了這一進程。全球排名前五的晶圓代工廠——TSMC、三星、UMC、格羅方德、which只有不斷追趕SMIC的工藝，而排名第三和第四的UMC和格羅方德幾乎放棄了先進工藝。

聯電 2018 年時放棄 12 奈米製程研發，當時還是全球世界第二大電子晶片進行代工廠的格羅方德也隨後宣布放棄 7 奈米 FinFET 製程研發。defect detection system縱觀全球晶圓代工廠(Foundry)和 IDM 模式(Integrated Device Manufacture)，有能力生產 7 奈米及更小晶片製程的只有台積電、三星及落後一步的英特爾(7 奈米 taped-in) 。

為什么主要的芯片制造商已經放棄了先進的工藝研究和開發?更小的芯片必須表現得更好嗎?有很多方法可以做到這一點。

晶片的進化史

芯片的高級工藝簡單來說就是把芯片由大變小，具體指芯片晶體管柵極寬度的大小。數字越小，晶體管密度越高，芯片功耗越低，性能越高，但實際做到這一點並不容易。semiconductor production systems從芯片的進化史來看，芯片研發主要遵循摩爾定律，即每18個月到兩年，芯片的性能就會翻倍，這樣就可以在一個芯片中安裝盡可能多的晶體管來提高芯片性能。

2004年，晶體管的尺寸降到了80年代的納米。此時，問題不斷出現，納米級晶體管的集成度和精細度非常高，你知道一個原子上0.1納米，人類物理認知的極限難度可想而知。

現在最有代表性的兩個問題是短溝道效應和量子隧穿問題。短溝道效應是指當金屬氧化物半導體場效應晶體管中導電溝道的長度減小到十納米甚至幾納米數量級時，晶體管的效應。這些效應主要包括“閾值電壓隨溝道長度的減小而降低、漏致勢壘降低、載流子表面散射、速度飽和、電離和熱電子效應”。

其實簡單說就是，因電晶體是有三個端口的管子──電子從源端跑到漏端，藉此可以完成資訊傳遞，而決定「跑」的節奏的是「開關」，也就是柵端。開關由端口對應的電壓變化決定。

納米級晶圓上的短溝道效應

大部分時間電子速度都是全速運行的，所以傳遞信息所需的時間就是芯片在某種意義上的效率是由通道的長度決定的。而當管道變短時，尺寸變小，管道長時可以忽略的電場幹擾變多，導致閘門端可能關閉不嚴密，這就是所謂的短溝道效應。

納米芯片上的短溝道效應是，由於通道管不帶電，所以只要有一個電源，芯片上的晶體管就會繼續漏電，導致芯片上的熱量和功率消耗嚴重影響芯片的使用壽命。

在1999年胡正明教授發明鰭式場效應晶體管(FinFET)之前，FinFET可以理解為加強柵極控制溝道的能力，減少短溝道效應，延緩問題的出現。現在TSMC和三星依靠這項技術實現了5u002F7 nm。

但到 3 奈米階段，FinFET 的三面柵控制系統作用減弱，短通道效應再次突顯。直到下世代的電晶體結構即所謂 Gate-All-Around 環繞式柵極技術(GAA 結構)出現，問題才緩解。簡單理解為通道被柵極四面進行包裹，降低作業電壓、減少漏電，降低整個晶片運算功耗與操作溫度，繼續為摩爾定律續命。三星 3 奈米和台積電 2 奈米都採用此技術研發。